از نتایج حاصل از تحقیقات مرجع [4] ، چنین بر می آید که بیش از 75 درصد از سلولهای دنباله وخیم ، t_Ret را وابسته به بایاس گیت تغییر می دهند ،  که این نشان دهنده این موضوع است که این trap ها در ناحیه حساس به ولتاژ بایاس وجود دارند و در نتیجه مسیر جریان نشتی وابسته به GDIL است . 25  در صد باقیمانده سلولهای دنباله وخیم به VBB وابسته می باشند و اعتقاد بر این است که trap های مرتبط در فاصله ای دور از سطح قرار دارند ، برای مثال در ناحیه میدان شدید ، در ناحیه  Buried Junction( (2 ) در شکل 14) . با مقایسه توزیع انرژی فعال سازی در چندین نقطه منحنی نگاهداری ، ما به این نتیجه می رسیم که رفتار GIDL مانند در توزیع دنباله ( tail ) غالب است و در توزیع اصلی ( main ) قابل چشمپوشی است .  بنابراین بهینه سازی ناحیه گیت – درین از لحاظ میدان الکتریکی و چگالی trap ها ، بیشترین تاثیر در بهبود عملکرد قطعه را داراست .

البته باید توجه داشت که اگرچه مسیر اصلی جریان نشتی GDIL است ، ولی معمولا مسیر غالب جریان نشتی بستگی به تکنولوژی ساخت و اینکه در کدام مراحل ساخت trap ها ایجاد می شوند دارد . یک بهینه سازی کلی برای کاهش جریان نشتی لازم است . برای مثال ممکن است کسی ثصور کند که با کم کردن VNWELL اعمالی ، بتوان مسیر GIDL را کم نمود . ولی این باعث افزایش ولتاژ ترشولد و درنتیجه در هنگام خاموش شدن قطعه افزایش جریان نشتی اتصال (junction) شود .

جریان نشتی در مقالات بسیاری بررسی شده است . برای مثال در یکی از جدیدترین آنها [9] ، اثرات ضخامت لایه اکساید بر این جریان و زمان نگاهداری مورد بررسی قرار گرفته شده است . در سلولهای با لایه اکساید ضخیم ( 5nm ) ، در مرحله اول زمان نگاهداری وابسته به زمان تونل زنی بین trap ها در اکساید است و سپس با زمان 1/t در رابطه است . روشهای دیگری نیز برای یافتن زمان نگاهداری ارایه شده است . برای مثال در مرجع [10] روشی جدید ارایه شده است که تا تکنولوژی 80nm را پاسخ می دهد . قبل از آن نیز روشی مشابه توسط همین گروه در مرجع [11] با استفاده از green function ارایه شده بود که این روش برای تکنولوژی 0.18 میکرون بکار گرفته شده بود . در شکلهای 18 تا 21 جند نمونه از نتایج این مقاله آورده شده است .

شکل 18 : تابع حساسیت جریان نشتی – یک ماکزیمم جریان نشتی در انرژی خاص trap و موقعیت خاص مشاهده می شود

شکل 19 : سهم زمان نگاهداری در ناحیه gate overlap  ( ناحیه A ) و سایر نواحی (نواحی B )

شکل 20 : وابستگی جریان نشتی به بایاس word line منفی در سلولهای دنباله و معمولی

شکل 21 : وابستگی جریان نشتی به بایاس نقاط ذخیره در سلولهای دنباله و معمولی

در مرجع [7] نیز جریان نشتی از روشهای مختلفی بدست آمده (که همانطور که قبلا گفته شد تمامی آنها حجم زیادی از سلولها را به صورت کلی ، و نه انفرادی ، بررسی نموده اند و این روشها دقیق نمی باشند ) که حاصل آنها در شکلهای 22 و 23 نمایش داده شده اند .

شکل22 : وابستگی جریان نشتی به ولتاژ درین

شکل 23 : (a) وابستگی جریان نشتی به درجه حرارت و ولتاژ درین

(b) وابستگی انرژی فعال سازی به ولتاژ درین

در مرجع [5] نیز وابستگی جریان نشتی به درجه حرارت مانند شکل 24 نشان داده شده است .

شکل 24 : (a) وابستگی جریان نشتی به درجه حرارت (a) خازن Trench و ایزوله سازی Locos (b)  خازن Trench (c) ایزوله سازی Locos

در زیر شکلهای دیگری از مرجع [4] آورده شده است که ما در اینجا تنها نتایج این مقاله را بررسی نموده ایم و تنها شکلهای موجود در مراحل کار آن را آورده ایم .

شکل 25 : مراحل اندازه گیری t_Ret در مرجع[4]

شکل 26 : مراحل محاسبه t_Ret در سلول انفرادی در مرجع[4]

شکل 27 : زمان نگاهداری دو سلول انفرادی در مرجع[4]

شکل28 : توزیع Ea برای سلولهای A در شکل 15 در مرجع[4]

در مراجع دیگر نیز جریان نشتی و زمان نگاهداری به روشهای مشابه محاسبه شده است . [12, 13, 14, 15, 16]

در اینجا ، مدارات به روزرسانی را مورد بررسی قرار می دهیم . در مقالات بسیاری ، بر روی مدارات به روز رسانی بررسی انجام شده است [22],[21],[20],[19],[18],[17] . مدار به روز رساننده از یک حسگر ، که جریان نشتی را تشخیص می دهد و یک مدار به روز رسان استفاده می شود . به مدار حسگر Sense amplifier گفته می شود .  در شکلهای 29 تا 38  مداراتی که در این مقالات به عنوان مدار به روز رساننده (Refresh) ارائه شده است نمایش داده شده است .

شکل 29 : sence amplifier در مرجع [17] و [18]

شکل 30 : شکل موج ولتاژ نقاط مختلف در مدار شکل 29

شکل 31 : sence amplifier در مرجع [19]

شکل 32 : شکل موج ولتاژ نقاط مختلف در مدار شکل 31