توصيف ساختاري يك سخت‌افزار با زبان Verilog هيچ گونه برتري يا كاستي نسبت به توصيف آن با زبان VHDL ندارد و تفاوت ميان اين دو زبان بيشتر در توصيف‌هاي رفتاري يك سخت‌افزار خود را نشان مي‌دهند. شكل زير نشان‌دهنده ميزان مقياس پذيري اين دو زبان در سطوح مختلف انتزاع در توصيف رفتاري مي‌باشد:

همانطور كه مشاهده مي‌كنيد، زبان Verilog توانايي مدل‌سازي سخت‌افزار تا پايين‌ترين سطح انتزاع يعني سطح ترانزيستور و سوييچ را دارا مي‌باشد در حالي كه زبان VHDL توانايي مدل‌سازي سخت‌افزار در بالاترين سطوح انتزاع (تا سطح سيستم) را دارد. علارقم اينكه به كمك قابليت PLI زبان Verilog تا حدودي مي‌توان به توصيف سيستمي يك سخت‌افزار پرداخت، اما اصولا بهره‌گيري از HDL ها جهت توصيف يك سيستم ناكارآمد است و براي اين منظور زبان‌هاي كارآمد ديگري مانند SystemC و System Verilog طراحي شده كه به كمك آنها مي‌توان سخت‌افزار را از بالاترين سطح انتزاع توصيف نمود. لذا قابليت‌هاي توصيف سيستمي VHDL را به سختي مي‌توان در زمره برتري‌هاي آن نسبت به Verilog‌ قلمداد كرد.

انواع داده در زبان Verilog  نسبت به VHDL ساده تر و استفاده از آنها آسان‌تر مي‌باشد، ضمن اينكه اين انواع داده در Verilog به مدلسازي ساختاري نزديك‌تر هستند، در اين زبان برخلاف VHDL انواع داده مشخصي تعريف شده است و كاربر نمي‌تواند انواع داده جديد به آن اضافه كند. به دليل سادگي استفاده از انواع داده‌ها زبان Verilog نسبت به VHDL ارجحيت دارد.

براي فردي كه پيش‌زمينه‌اي در مورد زبان‌هاي برنامه نويسي ندارد، يادگيري زبان Verilog‌ساده‌تر از VHDL است، چرا كه نوشتن كد‌هاي VHDL كمي پيچيده تر از Verilog‌مي‌باشد و براي تسلط بر خط كد اين VHDL، زمان بيشتري نياز است، علاوه بر اينكه در زبان‌ VHDL روش‌هاي متعددي براي مدل كردن يك مدار وجود دارد كه در ساختار‌هاي بزرگ مي‌تواند موجب سردرگمي افراد تازه‌ كار شود.