زبان توصيف سخت‌افزاري Verilog‌ سرنام Verifying Logic جهت مدل‌سازي سيستم‌هاي الكترونيكي ابداع شده است كه كليه مراحل طراحي، ارزيابي و پياده سازي يك مدار آنالوگ يا ديجيتال يا يك مدار تركيبي را در چند سطح انتزاع پوشش مي‌دهد.

Syntax اين زبان بسيار مشابه به زبان C مي‌باشد و در توسعه آن از ويژگي‌هاي زبان C الگو گرفته شده است. اين زبان در سال 1981 توسط Phil Moorby در شركت Gateway Design Automation ابداع شد و در سال 1985 نرم‌افزار شبيه‌ساز اين زبان به نام Verilog-XL عرضه شد در سال 1989 اين شركت به همراه حقوق معنوي اين زبان توسط شركت ‍Cadance خريداري و سپس مستندات آنرا براي استفاده عمومي، به صورت رايگان در اختيار مردم قرار گرفت.

در سال 1993 اين زبان توسط IEEE بازنگري و استانداردسازي شد در همين سال بر اساس آمار EE Times حدود 85 درصد از طراحي‌هاي مدارات مجتمعي كه به كارخانه‌هاي توليد‌كننده ادوات نيمه‌هادي سفارش داده شدند، به زبان Verilog توصيف شده بودند.

يك نمونه از برنامه Verilog كه به توصيف يك فليپ‌فلاپ پرداخته است در زير آورده شده است :

module toplevel(clock,reset);
input clock;
input reset;

reg flop1;
reg flop2;

always @ (posedge reset or posedge clock)
if (reset)
begin
flop1 <= 0;
flop2 <= 1;
end
else
begin
flop1 <= flop2;
flop2 <= flop1;
end
endmodule

از جمله امكانات زبان Verilog محيط PLI آن سر نام Program Language Interface مي‌باشد كه به كمك آن مي‌توان كنترل برنامه را از زبان Verilog بر عهده تابعي كه به زبان C نوشته شده است قرار داد، اين قابليت موجب شده تا زبان Verilog انعطاف پذير گشته و توسعه برنامه در آن توسط زبان C نيز امكان پذير باشد.